Exercicis: Blocs combinacionals integrats

Explica què és un circuit integrat d'escala mitjana d'integració (MSI) enfront de muntar el mateix amb portes lògiques soltes: avantatges de mida, fiabilitat i cost. Cita tres blocs MSI típics i una aplicació de cadascun.

Explica què fa un descodificador de $n$ entrades a $2^n$ sortides: quina combinació binària rep i què passa exactament a les seves sortides (només una s'activa, la corresponent al codi d'entrada). Posa l'exemple d'un descodificador de $2$ a $4$ amb la seva taula de veritat completa.

Explica què fa un multiplexor: quantes entrades de dades i quantes de selecció té un multiplexor de $4$ canals, i què apareix a la seva única sortida. Compara'l amb el selector de fonts d'un amplificador d'àudio (CD, ràdio, auxiliar).

Explica què fa un desmultiplexor i en què es diferencia d'un multiplexor (una entrada de dades que es dirigeix a una de diverses sortides, triada per les entrades de selecció). Posa una analogia amb un distribuïdor de trens que dirigeix un vagó a una de quatre vies.

Explica què suma un semisumador (dos bits) i quines dues sortides produeix (suma i ròssec). Raona per què s'anomena «semi»sumador: quina entrada li falta per poder-se encadenar en la suma de nombres de diversos bits.

Explica quina entrada addicional té un sumador complet respecte al semisumador (el ròssec d'entrada, $C_{in}$) i per què és imprescindible en sumar nombres de diversos bits: descriu quin paper juga el ròssec que «viatja» d'una columna a la següent, com en la suma decimal a mà.

Explica què fa un descodificador de BCD a $7$ segments: quin codi rep en les seves quatre entrades, què activa en les seves set sortides i per a quin display s'utilitza. Raona què passa amb les combinacions d'entrada del $10$ al $15$, que no són dígits BCD vàlids.

Explica què fa un comparador digital: quines dues dades rep i quines tres sortides pot donar ($A > B$, $A = B$, $A < B$). Posa dues aplicacions: un termòstat digital que compara la temperatura mesurada amb la consigna i un sistema que detecta si un comptador ha arribat al seu valor màxim.

Un descodificador de $3$ a $8$ rep a les seves entrades el codi $101$ (amb el bit més significatiu a l'esquerra). a) Indica quina sortida s'activa, numerant les sortides de $0$ a $7$. b) Escriu la taula de veritat completa del descodificador. c) Descriu una aplicació: seleccionar un de vuit dispositius de memòria compartint el mateix bus de dades.

La figura mostra un multiplexor de $4$ canals amb els valors de les seves entrades de dades i de les seves entrades de selecció. a) Escriu la seva taula de selecció (quin canal passa a la sortida per a cada valor de $S_1 S_0$). b) Determina el valor de la sortida marcada amb l'interrogant. c) Raona què caldria canviar perquè sortís el valor del canal $D_1$.

La figura mostra el circuit d'un semisumador amb la seva taula de veritat per completar. a) Emplena al teu quadern les columnes de suma ($S$) i ròssec ($C$) per a les quatre combinacions d'entrada. b) Identifica quina porta produeix cada sortida i escriu les dues funcions lògiques. c) Comprova amb la taula que el conjunt $\{S, C\}$ representa en binari la suma aritmètica de $a$ i $b$.

La figura mostra un sumador de $4$ bits format per quatre sumadors complets en cascada, amb els dos sumands $A = 0101$ i $B = 0011$ aplicats. a) Resol la suma pas a pas, indicant el ròssec que surt de cada etapa. b) Escriu el resultat i el seu ròssec final, i comprova en decimal que és correcte. c) Raona què passaria si el resultat necessités $5$ bits i només hi hagués sortides per a $4$ (desbordament).

Indica quantes línies de selecció necessita un multiplexor de $8$ canals i quantes un de $16$, i escriu la relació general entre canals i línies de selecció. Aplica-la a la tria d'un multiplexor per llegir amb un únic cable les dades de $6$ sensors: quina mida comercial triaries i quins canals quedarien lliures?

Un descodificador de BCD a $7$ segments rep el codi $0101$. a) Indica quin dígit representa aquest codi BCD. b) Escriu quins segments del display s'han d'encendre per mostrar-lo (anomena'ls amb el conveni habitual: $a$ el superior, $b$ i $c$ els drets, $d$ l'inferior, $e$ i $f$ els esquerrans i $g$ el central). c) Raona què fa el circuit si rep el codi $1100$.

Un desmultiplexor de $1$ a $4$ té la seva entrada de dades a $1$ i els seus selectors a $S_1 S_0 = 01$. a) Indica quina sortida presentarà el $1$ i quin valor tindran les altres. b) Escriu la seva taula de funcionament. c) Descriu una aplicació: distribuir el senyal de rellotge d'un sistema a un de quatre mòduls triat a cada moment.

Planteja un comparador de $1$ bit: escriu la seva taula de veritat amb les entrades $A$ i $B$ i les sortides $A > B$, $A = B$ i $A < B$, i dedueix la funció lògica de cada sortida. Comenta quines portes necessites per implementar-lo i quina relació guarda la sortida $A = B$ amb la porta XNOR.

Un mòdul de seguretat industrial ha d'activar un senyal d'aturada ($P=1$) segons l'estat de tres sensors binaris ($a, b, c$), complint la funció $P(a,b,c) = \sum m(1, 3, 6, 7)$. Per implementar-la es disposa d'un multiplexor comercial de 8 canals a 1 amb entrades de selecció $S_2, S_1, S_0$ i entrades de dades $I_0$ a $I_7$.

1. a) Dissenya el conexionat del multiplexor indicant a quin nivell lògic ('0' o '1') s'ha de connectar cada entrada de dades si s'assignen els senyals de selecció com a $S_2=a$, $S_1=b$ i $S_0=c$.
2. b) Durant l'assemblatge de la placa, un tècnic intercanvia per error les línies de selecció connectant $S_2=c$, $S_1=b$ i $S_0=a$, mantenint les entrades de dades calculades a l'apartat anterior. Dedueix la taula de veritat de la funció que realment executa el circuit i indica per a quines combinacions de sensors es produirà un fals tret (aturada no desitjada) o una omissió de tret (el sistema no s'atura havent-ho de fer).
3. c) Justifica per què l'ús d'un multiplexor resulta més avantatjós que un disseny amb portes lògiques mínimes en la fase de prototipatge si les condicions de tret del sistema es poguessin modificar en revisions posteriors.

Per optimitzar espai a la placa, es decideix substituir el multiplexor de 8 canals de l'exercici anterior per un de 4 canals ($S_1, S_0$ i dades $I_0, I_1, I_2, I_3$) per generar la mateixa funció $f(a,b,c) = \sum m(1, 3, 6, 7)$.

1. a) Implementa la funció utilitzant $b$ i $c$ com a entrades de selecció ($S_1=b, S_0=c$). Obtén la taula d'implementació i determina quin senyal ($0$, $1$, $a$ o $\overline{a}$) s'ha d'aplicar a cada entrada de dades $I_k$.
2. b) Un company d'equip afirma que, si es trien com a entrades de selecció $S_1=a$ i $S_0=b$, és possible implementar el circuit sense necessitat de cap inversor extern per a la variable restant. Justifica formalment si la seva afirmació és vertadera o falsa deduint el senyal requerit a cada entrada de dades sota aquesta configuració alternativa.
3. c) Compara ambdues alternatives enfront de la solució amb multiplexor de 8 canals pel que fa a nombre de terminals (patilles) de l'integrat i components externs auxiliars necessaris.

En la unitat aritmètica i lògica (ALU) d'un processador s'empren mòduls de sumador complet d'1 bit (entrades $A, B, C_{in}$; sortides $S, C_{out}$).

1. a) Demostra formalment, a partir de les propietats de la suma binària, per què la sortida de suma $S$ equival a la funció de paritat senar de les entrades ($A \oplus B \oplus C_{in}$) i per què el transport $C_{out}$ coincideix amb la funció majoria (val '1' si almenys dues de les tres entrades són '1').
2. b) Dissenya la implementació d'ambdues sortides ($S$ i $C_{out}$) utilitzant exclusivament dos multiplexors de 4 a 1 les entrades de selecció comunes dels quals siguin $A$ i $B$, determinant què s'ha de connectar a cada entrada de dades d'ambdós multiplexors en funció de $C_{in}$, '0' o '1'.
3. c) Si en la implementació estàndard del transport, $C_{out} = A\cdot B + C_{in}\cdot(A \oplus B)$, la porta XOR pateix una avaria que deixa la seva sortida fixada permanentment a nivell baix ('stuck-at-0'), prediu de manera justificada per a quines combinacions d'entrada $(A, B, C_{in})$ la sortida de transport proporcionarà un valor incorrecte.

Per a un sistema de pesatge industrial es requereix comparar dues paraules binàries de 4 bits, $A = a_3 a_2 a_1 a_0$ i $B = b_3 b_2 b_1 b_0$, emprant blocs integrats comparadors de 2 bits encadenats en cascada.

1. a) Dedueix les funcions lògiques simplificades de les sortides d'igualtat ($A=B$) i de magnitud major ($A>B$) per a un bloc comparador de 2 bits ($a_1 a_0$ enfront de $b_1 b_0$), expressades a partir de portes XNOR per a la igualtat bit a bit.
2. b) Dibuixa l'esquema d'interconnexió en blocs de dos comparadors de 2 bits per formar el comparador de 4 bits. Justifica quins nivells lògics fixos s'han de connectar a les entrades de cascada ($I_{A>B}$, $I_{A
3. c) Si durant el funcionament es talla la pista que connecta la sortida $A=B$ de l'etapa més significativa amb la corresponent entrada de la següent etapa, quedant aquesta entrada interna flotant a '0', prediu raonadament el resultat de la comparació global per als parells de valors següents:

1) $A = 1101_2$ i $B = 1100_2$

2) $A = 1011_2$ i $B = 0111_2$

En quin dels dos casos el sistema indicarà un diagnòstic erroni i per què?

Una unitat aritmètica i lògica ha de realitzar sumes de 16 bits en un sol cicle de rellotge de $20\ \text{ns}$ (freqüència de rellotge de $50\ \text{MHz}$). Es disposa de cel·les de sumador complet d'1 bit amb les característiques temporals següents:

• Retard de propagació de qualsevol entrada cap a la sortida de ròssec: $t_{C} = 1,8\ \text{ns}$.

• Retard de propagació de qualsevol entrada cap a la sortida de suma: $t_{S} = 2,4\ \text{ns}$.

1. a) Si es connecten 16 sumadors complets en cascada (ripple-carry adder), calcula el retard en el pitjor cas possible. Descriu quina condició en els operands d'entrada provoca aquest retard crític i justifica si aquest sumador compleix amb el límit de temps del cicle de rellotge.
2. b) Com a alternativa es proposa un sumador amb ròssec anticipat (Carry Lookahead, CLA). Defineix les variables de generació ($G_i$) i propagació ($P_i$) de ròssec per a l'etapa $i$, i dedueix l'expressió booleana del ròssec $C_4$ en funció únicament de $C_0$ i dels termes $P$ i $G$ de les etapes 0 a 3.
3. c) A partir de l'equació obtinguda per a $C_4$, raona per què els fabricants no dissenyen sumadors CLA de 16 o 32 bits amb un únic bloc multinivell directe, explicant quines limitacions físiques de fan-in (nombre d'entrades per porta) i de càrrega capacitiva ho impedeixen.

Un microprocessador necessita adreçar 16 perifèrics independents (sortides $Y_0$ a $Y_{15}$, actives a nivell baix) a partir d'un bus d'adreces de 4 bits ($A_3, A_2, A_1, A_0$). Es disposa de circuits integrats descodificadors de 3 a 8 línies que disposen de tres patilles d'habilitació (enable): dues actives a nivell baix ($\overline{E_1}$ i $\overline{E_2}$) i una activa a nivell alt ($E_3$).

1. a) Dissenya l'esquema de connexió de dos descodificadors de 3 a 8 per construir el descodificador de 4 a 16 complet. Demostra com es pot realitzar el muntatge sense afegir cap porta inversora externa per al bit més significatiu ($A_3$), aprofitant la polaritat de les diferents entrades d'habilitació.
2. b) Detalla l'assignació de cada línia del bus ($A_3, A_2, A_1, A_0$) a les patilles de selecció i habilitació de cada integrat, indicant quin integrat genera les sortides $Y_0\dots Y_7$ i quin genera les sortides $Y_8\dots Y_{15}$.
3. c) Si per una fallada de soldadura la patilla d'habilitació $E_3$ de l'integrat d'ordre inferior queda desconnectada (comportant-se com un nivell baix '0'), prediu de manera justificada què passarà en intentar seleccionar el perifèric 3 ($A = 0011_2$) i què passarà en seleccionar el perifèric 11 ($A = 1011_2$).

El circuit integrat 74xx138 es comercialitza sota la denominació «Descodificador / Demultiplexor de 3 a 8 línies». Té tres entrades de selecció ($S_2, S_1, S_0$), una entrada de dades/habilitació ($E$) i vuit sortides actives a nivell baix ($Y_0$ a $Y_7$, on cadascuna s'activa a '0').

1. a) Demostra el seu funcionament com a demultiplexor: si es vol encaminar un flux de dades binari sèrie $D$ cap a una de les 8 línies de sortida segons el codi de selecció, indica a quina patilla es connecta el senyal $D$ i escriu l'expressió booleana de la sortida genèrica $Y_k$ en funció de $D$ i dels minterms de selecció.
2. b) Explica com s'ha de fixar l'entrada $E$ perquè el dispositiu funcioni com un descodificador pur d'adreces de memòria binàries a sortides actives a nivell baix.
3. c) Un enginyer afirma que amb un sol circuit integrat 74xx138 i una única porta lògica NAND externa de 4 entrades es pot implementar qualsevol funció lògica combinacional de 3 variables que contingui fins a 4 minterms. Demostra si l'afirmació és certa o falsa implementant com a exemple la funció $f(A,B,C) = \sum m(1, 2, 4, 7)$ i justificant el disseny mitjançant les lleis de De Morgan.

Es projecta el sistema de visualització de l'aforament d'un aparcament (de 0 a 99 vehicles), governat per un comptador BCD ascendent/descendent de dos dígits que rep polsos de sensors de barrera d'entrada i sortida.

1. a) Representa el diagrama de blocs detallat del sistema (comptador BCD, descodificadors BCD a 7 segments i displays). Justifica la tria d'una arquitectura amb comptador BCD enfront d'una basada en un comptador binari natural de 7 bits ($2^7 = 128$), comparant la complexitat del bloc descodificador requerit en cada cas.
2. b) Si s'utilitzen displays de càtode comú però per error s'instal·len descodificadors dissenyats per a displays d'ànode comú, prediu exactament quin patró de segments s'il·luminarà al display quan el comptador indiqui el dígit '0'. Demostra-ho indicant els segments que s'haurien d'encendre i els que realment s'encendran.
3. c) Per evitar lectures no desitjades, s'exigeix que quan l'aforament sigui inferior a 10 persones, el display de les desenes s'apagui completament (supressió de zeros a l'esquerra). Dissenya el circuit combinacional simplificat que, prenent els 4 bits BCD del dígit de desenes ($D_3, D_2, D_1, D_0$), activi la patilla d'esborrat (Blanking Input, $\overline{BI}$, activa a nivell baix) del descodificador de desenes.
4. d) Dissenya mitjançant portes lògiques un senyal d'alarma lluminosa de «Ple» ($LL=1$) que s'activi únicament quan el comptador arribi exactament al valor 99, optimitzant la funció a partir dels bits de desenes i unitats.

Repte del tema. Dissenya un gestor energètic domòtic per optimitzar el consum elèctric domèstic segons el cost de l'energia en temps real.

1. Presa de dades i taula de veritat: Consulta al web de Red Eléctrica de España (REE o pvpc.es) les tarifes horàries del PVPC d'avui. Defineix tres variables d'entrada booleanes ($A, B, C$) segons llindars reals (per exemple: $A=1$ si el preu supera $0,15$ €/kWh, $B=1$ si és tram punta i $C=1$ si hi ha excedent solar simulat). Elabora la taula de veritat per al control de dues càrregues: termo elèctric ($S_1$) i climatització ($S_2$).

2. Simplificació: Obtén la funció canònica d'$S_1$ i simplifica-la mitjançant mapes de Karnaugh per minimitzar el cost en portes lògiques.

3. Blocs integrats i simulació: Implementa $S_2$ utilitzant un multiplexor de 4 o 8 entrades com a bloc combinacional integrat. Modela i simula el circuit complet a Tinkercad Circuits o Simulator.io.

4. Proposta tècnica: Elabora un informe breu (2 pàgines) amb les dades de REE, la taula, els mapes de Karnaugh, l'esquema del circuit i una justificació tècnica sobre quan convé utilitzar multiplexors enfront de portes lògiques discretes.

Es valorarà:

• Rigor en la presa de dades de REE i coherència lògica de la taula de veritat.

• Correcció matemàtica en la simplificació per Karnaugh d'$S_1$.

• Implementació funcional adequada d'$S_2$ amb multiplexor al simulador.

• Claredat i justificació tècnica en l'informe final presentat.