Exercicis: Biestables i circuits seqüencials

Explica la diferència fonamental entre un circuit combinacional i un de seqüencial, i raona per què un comptador de persones que entren en un recinte no es pot construir només amb portes combinacionals.

Descriu el funcionament del biestable RS: què fan les entrades $R$ i $S$, què significa l'estat de «memòria» i per què la combinació $R = 1$, $S = 1$ està prohibida en la seva versió bàsica.

La figura mostra el cronograma d'un biestable D disparat per flanc de pujada: s'hi representen el senyal de rellotge i l'entrada $D$, i la sortida $Q$ està tapada. Suposant que l'estat inicial de la sortida és $Q = 0$, dibuixa tu la sortida $Q$ durant els quatre cicles i explica la regla que has aplicat a cada flanc.

Pots fer-ho en paper i enviar una foto amb la teva resposta.

Explica què és un cronograma en electrònica digital: què representa l'eix horitzontal, què representen els nivells alt i baix de cada senyal i per què és l'eina bàsica per analitzar circuits seqüencials.

Descriu el biestable T (toggle): què fa la seva sortida a cada pols actiu de l'entrada i per què equival a «dividir la freqüència entre dos». Quina taula de veritat té?

Distingeix entre un biestable actiu per nivell (transparent mentre el senyal d'habilitació està alt) i un de disparat per flanc (només copia en l'instant del flanc). Per què els sistemes síncrons prefereixen el tret per flanc?

Explica el funcionament d'un latch D: què passa amb l'entrada $D$ mentre l'habilitació està activa i què guarda la sortida quan es desactiva. Per què es diu que és «transparent»?

Cita quatre aplicacions reals de comptadors digitals (places d'aparcament, freqüencímetre, rellotge de paret digital, voltes d'un motor) i explica a cadascuna quin senyal es compta i com s'utilitza el compte.

Explica quin problema del biestable RS resolen els biestables sincronitzats per rellotge (D i JK): què és un flanc de pujada, què copia el biestable D a cada flanc i com evita el biestable JK l'estat prohibit amb el seu mode d'«inversió».

Tres biestables D en cascada, cadascun disparat per la sortida $\overline{Q}$ de l'anterior, formen un comptador asíncron. Explica per què cada etapa divideix la freqüència entre dos i escriu la seqüència de sortides $Q_2 Q_1 Q_0$ durant els primers vuit polsos de rellotge. Quin nombre màxim compta i què passa en el pols següent?

Descriu un registre de desplaçament de quatre bits amb entrada sèrie: què passa amb la dada present a l'entrada a cada pols de rellotge i cap a on viatja. Escriu el contingut del registre després d'introduir la seqüència $1$, $0$, $1$, $1$ (un bit per pols), suposant que comença buit.

La figura mostra el cronograma d'un biestable JK disparat per flanc de baixada, amb $J = 1$ permanent i $K$ variable. Completa la sortida $Q$ cicle a cicle (inicialment $Q = 0$) aplicant la taula del JK i explica quin mode de funcionament (memòria, posada a 1, posada a 0, inversió) s'utilitza a cada flanc.

Necessites un senyal de $1\ \text{Hz}$ a partir d'un oscil·lador de $4\ \text{Hz}$. Explica com l'obténs amb dos biestables T en cascada (cadascun divideix entre dos) i dibuixa el cronograma dels tres senyals (entrada, sortida intermèdia i sortida final) durant dos segons.

Pots fer-ho en paper i enviar una foto amb la teva resposta.

Un registre de desplaçament de $8$ bits rep una dada sèrie i, després de vuit polsos, la lliura en paral·lel. Explica quina conversió realitza (sèrie a paral·lel) i una aplicació real: encendre vuit LED amb només dues línies d'un microcontrolador (dades i rellotge).

Un comptador síncron ha de comptar de $0$ a $5$ i reiniciar-se (mòdul 6). Explica com es detecta la combinació $6$ ($110$) amb una porta i es força el reinici asíncron, i quina limitació té aquest mètode (l'estat $6$ existeix durant un brevíssim instant).

Els contactes mecànics d'un polsador «reboten» uns mil·lisegons i produeixen diversos polsos falsos en un comptador. Explica el fenomen del rebot, per què un biestable RS connectat a un commutador l'elimina (el primer contacte fixa l'estat i els rebots posteriors no el canvien) i quines altres solucions existeixen (filtre RC, antirebot per programari).

Per controlar l'accés a un recinte amb aforament limitat a 3 vehicles, necessites dissenyar un comptador síncron de dos bits ($Q_1 Q_0$) que registri el nombre de places ocupades. El sistema ha de començar en $0$ ($00_2$), incrementar amb cada pols de pas de vehicle ($01_2$, $10_2$, $11_2$) i, un cop assolit l'aforament màxim de $3$ ($11_2$), ha de romandre en aquest estat ignorant nous polsos d'entrada per no desbordar-se, activant alhora un senyal lluminós de bloqueig $B = 1$.

1. a) Construeix la taula de transició d'estats i dedueix les funcions d'excitació simplificades per implementar-lo amb biestables JK disparats per flanc de pujada.
2. b) Obtén l'equació lògica del senyal de bloqueig $B$ i dibuixa l'esquema del circuit lògic complet.
3. c) Dibuixa el cronograma de les sortides $Q_1$, $Q_0$ i $B$ per a una seqüència de cinc polsos de rellotge consecutius partint del compte a zero.

Un sistema de parada d'emergència monitora un comptador asíncron ascendent de 4 bits ($Q_3 Q_2 Q_1 Q_0$). Cada biestable presenta un temps de retard de propagació de $t_{pd} = 12\ \text{ns}$. Una porta AND connectada a les sortides ha de disparar una alarma únicament quan el compte arribi al número $8$ ($1000_2$), amb un temps de resposta de la porta de $4\ \text{ns}$.

1. a) Durant la transició de l'estat $7$ ($0111_2$) a l'estat $8$ ($1000_2$), dedueix detalladament tots els estats intermedis transitoris que adopten les sortides fins a la seva estabilització, indicant la durada exacta de cadascun.
2. b) Justifica si es produirà un tret en fals (pols espuri o glitch) de l'alarma en la transició de $7$ a $8$, o bé si es connectés l'alarma per detectar l'estat $0$ ($0000_2$).
3. c) Calcula la freqüència màxima de rellotge admissible perquè el comptador de 4 bits funcioni de manera fiable sense encavalcament de transicions i raona com elimina aquest risc un comptador síncron.

Es vol implementar el control d'ocupació d'un aparcament de 15 places mitjançant un comptador síncron binari reversible (amunt/avall) de 4 bits ($Q_3 Q_2 Q_1 Q_0$). Dos sensors mecànics generen un senyal en detectar un vehicle que entra ($E$) o un que surt ($S$).

1. a) Els polsadors mecànics generen rebots paràsits que falsegen el recompte. Dissenya el circuit antirebots per a una de les entrades emprant un biestable RS construït amb portes lògiques NAND i polsador commutat, justificant el seu funcionament.
2. b) Si un vehicle entra en el mateix instant en què un altre surt, els dos senyals coincideixen. Dissenya un bloc lògic previ o raona una estratègia de sincronització que impedeixi l'entrada simultània de dos polsos al comptador i determini quin dels dos esdeveniments s'ha de processar amb seguretat.
3. c) Determina les funcions lògiques de control perquè el comptador no decrementi per sota de $0000_2$ (aparcament buit) ni incrementi per sobre de $1111_2$ (aparcament complet), activant en aquest últim cas un senyal lluminós d'avís.

Una cruïlla urbana es regula mitjançant un semàfor els llums del qual (Verd $V$, Àmbre $A$ i Vermell $R$) segueixen un cicle estricte de quatre intervals temporals: Verd durant $30\ \text{s}$, Àmbre durant $6\ \text{s}$, Vermell durant $24\ \text{s}$ i Vermell amb Àmbre durant $6\ \text{s}$. Es disposa d'un senyal de rellotge amb un període de $6\ \text{s}$.

1. a) Determina el nombre total d'estats elementals que componen un cicle complet i el nombre mínim de biestables necessaris per implementar el comptador síncron de control.
2. b) Assigna els estats binaris i obtén les equacions lògiques simplificades per a l'encesa de cadascun dels tres llums ($R$, $A$ i $V$) en funció de les sortides del comptador.
3. c) Dissenya el comptador utilitzant biestables JK activats per flanc, deduint les funcions d'excitació i mostrant el connexionat de realimentació per reiniciar el cicle en l'instant exacte.

Un comptador asíncron de $8$ bits s'alimenta a $10\ \text{MHz}$. Cada biestable triga $10\ \text{ns}$ a propagar el canvi. a) Calcula el retard total fins que l'últim bit és vàlid. b) Compara amb el període de l'entrada i explica fins a quina freqüència pot fiar-se la lectura del comptador complet. c) Com resol el problema un comptador síncron i a quin preu (més lògica)?

Dissenya un sistema seqüencial síncron detector de seqüència sobre una línia sèrie de dades binàries $X$ sincronitzada amb un rellotge comú. La sortida $Z$ s'ha de posar a nivell alt ($Z = 1$) cada vegada que es detectin tres uns consecutius ($111$), permetent encavalcament (per exemple, la seqüència d'entrada $...011110...$ ha de generar a $Z$ la seqüència $...000110...$).

1. a) Modela el sistema mitjançant un autòmat d'estats finits (diagrama d'estats) utilitzant el model de Moore, indicant el significat de cada estat.
2. b) Assigna els codis binaris d'estat i obtén la taula de transicions i les funcions d'excitació simplificades per implementar el circuit amb biestables tipus D.
3. c) Dibuixa l'esquema lògic complet del circuit resultant i raona què passaria a la sortida $Z$ si s'introdueix un pols espuri de soroll a $X$ amb una durada inferior al semiperíode de rellotge.

Un circuit de càlcul digital ha de realitzar l'operació aritmètica $Y = 5 \cdot X + 2$ amb la mínima latència i sense processador aritmètic dedicat, partint d'una dada sencera positiva d'entrada $X$ de 4 bits ($X = X_3 X_2 X_1 X_0$) emmagatzemada en un registre.

1. a) Demostra com es pot descompondre la multiplicació per $5$ mitjançant operacions exclusives de desplaçament a l'esquerra i suma en paral·lel. Especifica quants desplaçaments es requereixen i quin pes adquireix cada bit desplaçat.
2. b) Dissenya la cel·la bàsica d'una etapa interna $Q_i$ d'un registre universal de desplaçament mitjançant un biestable D i un multiplexor $4:1$, detallant la taula de veritat de les línies de selecció $S_1 S_0$ per als modes: mantenir dada ($00$), desplaçament a la dreta ($01$), desplaçament a l'esquerra ($10$) i càrrega paral·lela de $X_i$ ($11$).
3. c) Si la dada d'entrada és $X = 0011_2$ ($3_{10}$), prediu el valor binari del registre després d'aplicar la seqüència: càrrega paral·lela $\rightarrow$ desplaçament esquerra $\rightarrow$ desplaçament esquerra. Justifica quants bits ha de tenir el sumador final per evitar qualsevol desbordament (overflow) amb entrades de 4 bits.

Es vol dissenyar el circuit de temporització d'un cronòmetre digital per a una prova esportiva que compta de $00$ a $59\ \text{s}$ amb resolució d'$1\ \text{s}$. Es parteix d'un oscil·lador de quars comercial de $32{,}768\ \text{kHz}$ ($32\,768\ \text{Hz} = 2^{15}\ \text{Hz}$).

1. a) Justifica el nombre exacte de biestables tipus T necessaris en una cadena divisora per reduir la freqüència de l'oscil·lador a un senyal de rellotge d'exactament $1\ \text{Hz}$, indicant si es requereix alguna porta addicional de realimentació.
2. b) Dissenya el connexionat complet entre dos comptadors BCD integrats (unitats de segon, mòdul 10, i desenes de segon, mòdul 6): especifica quines sortides es prenen per generar el rellotge del segon comptador i quina lògica combinacional ha d'actuar sobre l'entrada d'esborrament (reset) perquè el mòdul de desenes sigui exactament 6.
3. c) Dissenya el circuit de control de marxa i parada (Start/Stop) emprant un únic polsador normalment obert i un biestable, raonant en quin punt de la cadena s'ha d'inserir aquest senyal per congelar el recompte sense reiniciar el valor assolit.

Repte del tema. Dissenya un sistema seqüencial de control per optimitzar la càrrega d'una bateria domèstica segons la demanda de la xarxa elèctrica.

1. Entra al web de Red Eléctrica de España (REE) i extreu les dades de demanda peninsular en temps real de les últimes $24\text{ h}$. Defineix tres nivells de consum: vall ($<23,5\text{ GW}$), mitjà ($23,5-31,0\text{ GW}$) i punta ($>31,0\text{ GW}$).

2. Dissenya un circuit seqüencial síncron (autòmat de Moore) amb tres estats ($S_0, S_1, S_2$) codificats mitjançant dos biestables (tipus D o JK). Una entrada externa $X$ indicarà si la demanda puja ($X=1$) o baixa ($X=0$). Obtén la taula de transicions, la d'excitació dels biestables i simplifica les funcions d'entrada per Karnaugh.

3. Munta i simula el circuit a Tinkercad Circuits (usant circuits integrats com el 74HC74) verificant el canvi d'estats amb un senyal de rellotge ($CLK$) manual o generat.

4. Redacta un informe breu amb el diagrama d'estats, les funcions lògiques obtingudes, una captura del circuit simulat i el cronograma temporal que verifiqui el seu funcionament correcte.

Es valorarà:

• Rigor en l'obtenció i categorització de les dades reals de REE.

• Correcció analítica en la síntesi seqüencial (taules de biestables, mapes de Karnaugh i equacions simplificades).

• Funcionament correcte i coherència del cronograma en la simulació amb Tinkercad.